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Digital System Test and Testable Design

Using Hdl Models and Architectures

Zainalabedin Navabi
Livre relié | Anglais
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Format
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Description

Describes test methods in Verilog and PLI, which makes the methods more understandable and the gates possible to simulate Simulation of gate models allows fault simulation and test generation, while Verilog testbenches inject faults, evaluate fault coverage and apply new test patterns Describes DFT, compression, decompression, and BIST techniques in Verilog, which makes the hardware of the architectures easier to understand and allows simulation and evaluation of the testability methods

Spécifications

Parties prenantes

Auteur(s) :
Editeur:

Contenu

Nombre de pages :
435
Langue:
Anglais

Caractéristiques

EAN:
9781441975478
Date de parution :
20-12-10
Format:
Livre relié
Format numérique:
Genaaid
Dimensions :
178 mm x 254 mm
Poids :
1006 g
Librairie Club

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